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BT8375 Datasheet(PDF) 9 Page - Synaptics Incorporated. |
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BT8375 Datasheet(HTML) 9 Page - Synaptics Incorporated. |
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9 / 323 page  Bt8370/8375/8376 Table of Contents Fully Integrated T1/E1 Framer and Line Interface N8370DSE Conexant ix 0B0—DL2 Bit Enable (DL2_BIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-102 0B1—DL2 Control (DL2_CTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-102 0B2—RDL #2 FIFO Fill Control (RDL2_FFC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-104 0B3—Receive Data Link FIFO #2 (RDL2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-106 0B4—RDL #2 Status (RDL2_STAT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-107 0B6—TDL #2 FIFO Empty Control (TDL2_FEC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-108 0B7—TDL #2 End Of Message Control (TDL2_EOM) . . . . . . . . . . . . . . . . . . . . . . . . . . 3-108 0B8—Transmit Data Link FIFO #2 (TDL2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-109 0B9—TDL #2 Status (TDL2_STAT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-109 0BA—DLINK Test Configuration (DL_TEST1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-110 0BB—DLINK Test Status (DL_TEST2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-110 0BC—DLINK Test Status (DL_TEST3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-110 0BD—DLINK Test Control #1 or Configuration #2 (DL_TEST4) . . . . . . . . . . . . . . . . . . 3-110 0BE—DLINK Test Control #2 or Configuration #2 (DL_TEST5) . . . . . . . . . . . . . . . . . . . 3-111 3.17 System Bus Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-112 0D0—System Bus Interface Configuration (SBI_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . 3-112 0D1—Receive System Bus Configuration (RSB_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . 3-114 0D2—RSB Sync Bit Offset (RSYNC_BIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-115 0D3—RSB Sync Time Slot Offset (RSYNC_TS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-116 0D4—Transmit System Bus Configuration (TSB_CR) . . . . . . . . . . . . . . . . . . . . . . . . . 3-117 0D5—TSB Sync Bit Offset (TSYNC_BIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-119 0D6—TSB Sync Time Slot Offset (TSYNC_TS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-119 0D7—Receive Signaling Configuration (RSIG_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-121 0D8—Signaling Reinsertion Frame Offset (RSYNC_FRM) . . . . . . . . . . . . . . . . . . . . . . 3-123 0D9—Slip Buffer Status (SSTAT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-123 0DA—Receive Signaling Stack (STACK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-126 0DB—RSLIP Phase Status (RPHASE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-127 0DC—TSLIP Phase Status (TPHASE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-127 0DD—RAM Parity Status (PERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-128 0E0–0FF—System Bus Per-Channel Control (SBCn; n = 0 to 31) . . . . . . . . . . . . . . . . . 3-128 100–11F—Transmit Per-Channel Control (TPCn; n = 0 to 31) . . . . . . . . . . . . . . . . . . . 3-129 120–13F—Transmit Signaling Buffer (TSIGn; n = 0 to 31) . . . . . . . . . . . . . . . . . . . . . . 3-131 140–15F—Transmit PCM Slip Buffer (TSLIP_LOn; n = 0 to 31) . . . . . . . . . . . . . . . . . . 3-132 160–17F—Transmit PCM Slip Buffer (TSLIP_HIn; n = 0 to 31) . . . . . . . . . . . . . . . . . . . 3-132 180–19F—Receive Per-Channel Control (RPCn; n = 0 to 31) . . . . . . . . . . . . . . . . . . . . 3-133 1A0–1BF—Receive Signaling Buffer (RSIGn; n = 0 to 31) . . . . . . . . . . . . . . . . . . . . . . 3-134 1C0–1DF—Receive PCM Slip Buffer (RSLIP_LOn; n = 0 to 31) . . . . . . . . . . . . . . . . . . 3-135 1E0–1FF—Receive PCM Slip Buffer (RSLIP_HIn; n = 0 to 31) . . . . . . . . . . . . . . . . . . . 3-135 3.18 Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-136 |
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