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PNX1502E Datasheet(PDF) 9 Page - NXP Semiconductors |
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9 / 100 page  Philips Semiconductors PNX15xx Series Volume 1 of 1 12NC 9397 750 14321 © Koninklijke Philips Electronics N.V. 2002-2003-2004. All rights reserved. Product data sheet Rev. 2 — 1 December 2004 -9 Chapter 20: 2D Drawing Engine 1. Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-1 1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-1 2. Functional Description . . . . . . . . . . . . . . . . . 20-1 2.1 2D Drawing Engine Block Level Diagram . . . 20-2 2.2 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-2 2.2.1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-2 2.2.2 Host Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-2 2.2.3 Color Expand. . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-2 2.2.4 Rotator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3 2.2.5 Source FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3 2.2.6 Pattern FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3 2.2.7 Destination FIFO. . . . . . . . . . . . . . . . . . . . . . . . . 20-3 2.2.8 Write Datapath . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3 2.2.9 Source State . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3 2.2.10 Destination State . . . . . . . . . . . . . . . . . . . . . . . . 20-3 2.2.11 Address Stepper . . . . . . . . . . . . . . . . . . . . . . . . . 20-3 2.2.12 Bit BLT Engine . . . . . . . . . . . . . . . . . . . . . . . . . . 20-4 2.2.13 Vector Engine . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-4 2.2.14 Memory Interface . . . . . . . . . . . . . . . . . . . . . . . . 20-4 2.2.15 Byte Masking . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-4 2.3 General Operations . . . . . . . . . . . . . . . . . . . . . . 20-4 2.3.1 Raster Operations . . . . . . . . . . . . . . . . . . . . . . . . 20-4 2.3.2 Alpha Blending. . . . . . . . . . . . . . . . . . . . . . . . . . . 20-5 2.3.3 Source Data Location and Type . . . . . . . . . . . 20-5 2.3.4 Patterns. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-6 2.3.5 Transparency . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-6 2.3.6 Block Writes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-6 3. Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-6 3.1 Register Programming Guidelines . . . . . . . . . . 20-6 3.1.1 Alpha Blending. . . . . . . . . . . . . . . . . . . . . . . . . . . 20-6 3.1.2 Mono Expand. . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-9 3.1.3 Mono BLT Register Setup . . . . . . . . . . . . . . . . 20-10 3.1.4 Solid Fill Setup. . . . . . . . . . . . . . . . . . . . . . . . . . 20-11 3.1.5 Color BLT Setup . . . . . . . . . . . . . . . . . . . . . . . . 20-11 3.1.6 PatRam . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-12 4. Register Descriptions . . . . . . . . . . . . . . . . . . 20-13 4.1 Register Summary . . . . . . . . . . . . . . . . . . . . . . 20-14 4.2 Register Tables . . . . . . . . . . . . . . . . . . . . . . . . . 20-15 Chapter 21: MPEG-1 and MPEG-2 Variable Length Decoder 1. Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-1 1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-1 2. Functional Description . . . . . . . . . . . . . . . . . 21-3 2.1 VLD Block Level Diagram . . . . . . . . . . . . . . . . . 21-3 3. Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-3 3.1 Reset-Related Issues . . . . . . . . . . . . . . . . . . . . 21-3 3.2 VLD MMIO Registers . . . . . . . . . . . . . . . . . . . . . 21-4 3.2.1 VLD Status (VLD_MC_STATUS) . . . . . . . . . . 21-4 3.2.2 VLD Interrupt Enable (VLD_IE) . . . . . . . . . . . . 21-5 3.2.3 VLD Control (VLD_CTL) . . . . . . . . . . . . . . . . . . 21-5 3.2.4 VLD DMA Current Read Address (VLD_INP_ADR) and Read Count (VLD_INP_CNT)21-6 3.2.5 VLD DMA Macroblock Header Current Write Address (VLD_MBH_ADR)21-6 3.2.6 VLD DMA Macroblock Header Current Write Count21-6 3.2.7 VLD DMA Run-Level Current Write Address (VLD_RL_ADR)21-7 3.2.8 VLD DMA Run-Level Current Write Count . . 21-7 3.2.9 VLD Command (VLD_COMMAND) . . . . . . . . 21-7 3.2.10 VLD Shift Register (VLD_SR) . . . . . . . . . . . . . . 21-9 3.2.11 VLD Quantizer Scale (VLD_QS) . . . . . . . . . . . 21-9 3.2.12 VLD Picture Info (VLD_PI). . . . . . . . . . . . . . . . . 21-9 3.2.13 VLD Bit Count (VLD_BIT_CNT) . . . . . . . . . . . . 21-9 3.3 VLD Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-9 3.3.1 VLD Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-10 3.3.2 VLD Output. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-10 3.3.3 Restart the VLD Parsing . . . . . . . . . . . . . . . . . 21-13 3.4 Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . 21-13 3.4.1 Unexpected Start Code . . . . . . . . . . . . . . . . . . 21-14 3.4.2 RL Overflow . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-14 3.4.3 Flush . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-14 4. Application Notes . . . . . . . . . . . . . . . . . . . . . . 21-15 4.0.1 PNX1300 Series versus PNX15xx Series VLD 21- 15 5. Register Descriptions . . . . . . . . . . . . . . . . . . 21-15 5.1 PNX1300 Series and PNX15xx Series Register Differences21-15 5.2 VLD Register Summary . . . . . . . . . . . . . . . . . . 21-15 5.3 Register Table . . . . . . . . . . . . . . . . . . . . . . . . . . 21-16 Chapter 22: Digital Video Disc Descrambler 1. Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-1 1.1 Functional Description . . . . . . . . . . . . . . . . . . . . 22-1 1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-1 Chapter 23: LAN100 — Ethernet Media Access Controller 1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-1 2. Functional Description . . . . . . . . . . . . . . . . . 23-2 2.1 Chip I/O and System Interconnections . . . . . . 23-2 2.2 Functional Block Diagram . . . . . . . . . . . . . . . . . 23-3 2.3 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-4 3. Register Descriptions . . . . . . . . . . . . . . . . . . . 23-5 3.1 Register Summary . . . . . . . . . . . . . . . . . . . . . . . 23-5 3.2 Register Definitions. . . . . . . . . . . . . . . . . . . . . . . 23-8 |
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