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HD6432148S Datasheet(PDF) 10 Page - Renesas Technology Corp |
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HD6432148S Datasheet(HTML) 10 Page - Renesas Technology Corp |
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10 / 1140 page  章 節／項 タイトル ページ 変更内容（詳細はマニュアル参照） 8. I/O ポート 8.8 ポート 7 258 図 8.15 ポート 7 の端子機能 修正 8.12.3 端子機能 279 表 8.26 ポート B の端子機能 PB3/D3/CS4 ∼PB0/D0/HIRQ3 の説明修正 9. 8 ビット PWM タイマ（PWM） 9.1.4 レジスタ構成 285 表 9.2 レジスタ構成 注追加 10. 14 ビット PWM タイマ（PWMX） 10.1.4 レジスタ構成 300 表 10.2 レジスタ構成 注*2 修正 11 16 ビットフリー ランニングタイマ 11.3.9 ICRD と OCRDM のマスク信号 生成タイミング 343 図 11.16 インプットキャプチャマスク信号 のクリアタイミング図修正 （FRT） 11.6 使用上の注意 349 図 11.21 OCRAR/OCRAF のライトとコンペ アマッチ競合 追加 12. 8 ビットタイマ （TMR） 12.2.6 シリアルタイマコントロール レジスタ（STCR） 369 ビット 7∼4 とビット 3 の説明修正 12.3.6 インプットキャプチャ動作 380 、381 追加 13. タイマコネク ション 13.3.1 PWM デコード （PDC 信号生成） 407 図 13.2 PWM デコードタイミングチャート 修正 13.3.3 8 ビットタイマ分周波形期測定 408 説明修正 409 表 13.5 TCR と TCSR の設定例 TMR1 の TCR ビット 4、3 説明修正 14. ウォッチドック タイマ（WDT） 14.2.2 タイマコントロール／ ステータスレジスタ（TCSR） 426 ビット 7 注追加 14.5.6 OVF フラグのクリア 437 追加 15. シリアルコミュニ 15.1.1 特長 442 送受信クロックを出力可能の項目追加 ケーションインタフェ ース（SCI、IrDA） 15.3.5 IrDA 動作 502 図 15.22 IrDA の送信／受信動作 修正 16 I 2C バスインタ フェース（IIC） 16.2.5 I 2C バスコントロールレジスタ （ICCR） 528 ビット 1 表中の IRIC1 の I 2Cバスフォーマット でマスタモードの説明（3）修正 16.2.7 シリアルタイマコントロール レジスタ（STCR） 537 ビット 3 の説明修正 17. キーボードバッフ 17.1.4 レジスタ構成 571 表 17.2 レジスタ構成修正 ァコントローラ 17.2.4 モジュールストップコントロー ルレジスタ（MSTPCR） 577 追加 18. ホストインタ フェース 18.5 使用上の注意 612 修正 19. D/A 変換 19.3 動作説明 620 図 19.2 D/A 変換器の動作例 修正 |
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