Rev. 1.0 / Apr. 2005

9

1

240pin Registered DDR2 SDRAM DIMMs

FUNCTIONAL BLOCK DIAGRAM

2GB(256Mbx72) : HYMP125R72M4

/R S0

VSS

/R S1

DQ0

DQ1

DQ2

DQ3

DQ S0

/D Q S0

D0,D 18( DD P)

DQS

/C S

DM

I/O 0

I/O 1

I/O 2

I/O 3

/DQ S

DQS

/C S

DM

/ DQ S

DQ8

DQ9

DQ10

DQ11

DQ S1

/D Q S1

D1,D 19( DD P)

DQS

/C S

DM

I/O 0

I/O 1

I/O 2

I/O 3

/DQ S

DQS

/C S

DM

/R S0

/R S1

DQ16

DQ17

DQ18

DQ19

DQ S2

/D Q S2

D2,D 20( DDP)

DQS

/C S

DM

I/O 0

I/O 1

I/O 2

I/O 3

/DQ S

DQS

/C S

DM

/ DQ S

DQ24

DQ25

DQ26

DQ27

DQ S3

/D Q S3

D3,D 21( DD P)

DQS

/C S

DM

I/O 0

I/O 1

I/O 2

I/O 3

/DQ S

DQS

/C S

DM

/R S0

/R S1

DQ48

DQ49

DQ50

DQ51

DQ S6

/D Q S6

D6,D 24( DDP)

DQS

/C S

DM

I/O 0

I/O 1

I/O 2

I/O 3

/DQ S

DQS

/C S

DM

/ DQ S

DQ56

DQ57

DQ58

DQ59

DQ S7

/D Q S7

D7,D 25( DDP)

DQS

/C S

DM

I/O 0

I/O 1

I/O 2

I/O 3

/DQ S

DQS

/C S

DM

/R S0

/R S1

DQ32

DQ33

DQ34

DQ35

DQ S4

/D Q S4

D4,D2( DDP)

DQS

/C S

DM

I/O 0

I/O 1

I/O 2

I/O 3

/DQ S

DQS

/C S

DM

/ DQ S

DQ40

DQ41

DQ42

DQ43

DQ S5

/D Q S5

D5,D 23( DDP)

DQS

/C S

DM

I/O 0

I/O 1

I/O 2

I/O 3

/DQ S

DQS

/C S

DM

CB0

CB1

CB2

CB3

DQ S8

/D Q S8

D8,D 26( DDP)

DQS

/C S

DM

I/O 0

I/O 1

I/O 2

I/O 3

/DQ S

DQS

/C S

DM

DQ4

DQ5

DQ6

DQ7

DQ S9

/D Q S9

D9,D 27( DD P)

DQ S

/CS

DM

I/O0

I/O1

I/O2

I/O3

/D Q S

DQS

/C S

DM

/ D QS

DQ12

DQ13

DQ14

DQ15

DQ S10

/D Q S10

D10,D28( DD P)

DQ S

/CS

DM

I/O0

I/O1

I/O2

I/O3

/D Q S

DQS

/C S

DM

DQ20

DQ21

DQ22

DQ23

DQ S11

/D Q S11

D11,D29( D DP)

DQ S

/CS

DM

I/O0

I/O1

I/O2

I/O3

/D Q S

DQS

/C S

DM

/ D QS

DQ28

DQ29

DQ30

DQ31

DQ S12

/D Q S12

D12,D30( D DP)

DQ S

/CS

DM

I/O0

I/O1

I/O2

I/O3

/D Q S

DQS

/C S

DM

DQ52

DQ53

DQ54

DQ55

DQ S15

/D Q S15

D15,D33( DD P)

DQ S

/CS

DM

I/O0

I/O1

I/O2

I/O3

/D Q S

DQS

/C S

DM

/ D QS

DQ60

DQ61

DQ62

DQ63

DQ S9

/D Q S9

D9,D 34( D DP)

DQ S

/CS

DM

I/O0

I/O1

I/O2

I/O3

/D Q S

DQS

/C S

DM

DQ36

DQ37

DQ38

DQ39

DQ S13

/D Q S13

D13,D31( DD P)

DQ S

/CS

DM

I/O0

I/O1

I/O2

I/O3

/D Q S

DQS

/C S

DM

/ D QS

DQ44

DQ45

DQ46

DQ47

DQ S14

/D Q S14

D14,D32( DD P)

DQ S

/CS

DM

I/O0

I/O1

I/O2

I/O3

/D Q S

DQS

/C S

DM

CB4

CB5

CB6

CB7

DQ S17

/D Q S17

D17,D35( DD P)

DQ S

/CS

DM

I/O0

I/O1

I/O2

I/O3

/D Q S

DQS

/C S

DM

ODT0

CKE0

/PC K7**

/W E

1:2

R

E

G

I

S

T

E

R

PCK7 **

/R ESET**

/CAS

/RAS

BA0 ? BA 1

A0?A13

/S1*

/RST

/S0*

RO DT1 = > O D T1: SD RAM s D 18-D 35

ODT1

CKE1

RO DT0 = > O D T0: SD RAM s D 0-D 17

RCKE 1 = > CKE1: SDRAM s D 18-D 35

RC KE0 = > CKE 0: SDRAM s D 0-D 17

/R A0 ? RA 12 = > A0 -A12 : SD RAM s D 0-D 35

/R W E = > /W E : SD RAM s D 0-D35

/RCAS = > /CAS: SDRAM s D 0-D35

/R RAS = > /R AS: SDRAM s D 0-D 35

/R BA0 ? RBA1 = > BA0 -BA1 : SD RAM s D 0-D 35

/RS 1 to /CS : SD RAM s D 18 ? D35

/R S0 to /C S : SDRAM s D 0 ? D17

Notes:

1. R egister values are 22 O hm s +/- 5% .

2. /R S 0 and /R S1 alternate betw een the back and front sides of the D IM M

*

/S0 connects to D/C S0 and /S1 connects to D /C S1 on both R egisters.

** /R ESET,PC K 7 and /PC K7 connect to both R egisters. Other signals connect to tw o R egisters.

SA 0

SA 1

SA 2

W

P

SC L

SD A

A0

A1

A2

Serial PD

SC L

U0

SD A

Serial

PD

DO to D 35

DO to D 35

DO to D 35

P

L

L

OE

CK0

/CK0

/R ESET

PCK0 to PCK6, PCK8,PCK9 = > CK : SDRAMx D0-D35

/PCK0 to /PCK6, /PCK8,/PC K9 = > /CK : SD RAMx D0-D35

PCK7 = > CK: Register

/P CK7 = > /CK: Register