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PRELIMINARY
CY7C1303AV18
CY7C1306AV18
Document #: 38-05492 Rev. *A
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Logic Block Diagram (CY7C1306AV18)
Selection Guide
CY7C1303AV18-167
CY7C1306AV18-167
CY7C1303AV18-133
CY7C1306AV18-133
CY7C1303AV18-100
CY7C1306AV18-100
Unit
Maximum Operating Frequency
167
133
100
MHz
Maximum Operating Current
750
650
550
mA
Pin Configuration – CY7C1303AV18 (Top View)
1
2
345
67
89
10
11
A
NC
Gnd/144M
NC/36M
WPS
BWS1
K
NC
RPS
A
Gnd/72M
NC
B
NC
Q9
D9
A
NC
K
BWS0
ANC
NC
Q8
C
NC
NC
D10
VSS
A
A
A
VSS
NC
Q7
D8
D
NC
D11
Q10
VSS
VSS
VSS
VSS
VSS
NC
NC
D7
E
NC
NC
Q11
VDDQ
VSS
VSS
VSS
VDDQ
NC
D6
Q6
F
NC
Q12
D12
VDDQ
VDD
VSS
VDD
VDDQ
NC
NC
Q5
G
NC
D13
Q13
VDDQ
VDD
VSS
VDD
VDDQ
NC
NC
D5
H
NC
VREF
VDDQ
VDDQ
VDD
VSS
VDD
VDDQ
VDDQ
VREF
ZQ
J
NC
NC
D14
VDDQ
VDD
VSS
VDD
VDDQ
NC
Q4
D4
K
NC
NC
Q14
VDDQ
VDD
VSS
VDD
VDDQ
NC
D3
Q3
L
NC
Q15
D15
VDDQ
VSS
VSS
VSS
VDDQ
NC
NC
Q2
M
NC
NC
D16
VSS
VSS
VSS
VSS
VSS
NC
Q1
D2
N
NC
D17
Q16
VSS
A
A
A
VSS
NC
NC
D1
P
NC
NC
Q17
A
A
C
A
A
NC
D0
Q0
R
TDO
TCK
A
A
A
C
AA
A
TMS
TDI
256Kx36
CLK
A(17:0)
Gen.
K
K
Control
Logic
Address
Register
D[35:0]
Read Data Reg.
RPS
WPS
Q[35:0]
Control
Logic
Address
Register
Reg.
Reg.
Reg.
36
18
36
72
Write
36
BWS0
Vref
Data Reg
Write
Data Reg
Memory
Array
256Kx36
Memory
Array
36
36
A(17:0)
18
36
C
C
BWS1
BWS2
BWS3
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