Rev. 0.7 / Jun. 2009

10

1

240pin Registered DDR2 SDRAM DIMMs

FUNCTIONAL BLOCK DIAGRAM

4GB(512Mbx72): HYMP151[R,P]72CP4

VSS

RS0

RS1

DQS0

DQ0

DQ1

DQ2

I/O 0

I/O 1

I/O 2

I/O 3

CS

D18

RS0 -> CS: SDRAMs D0-D17

S0*

S1*

BA0-BA2***

A0-A15***

RAS

CAS

WE

CKE0

CKE1

ODT1

ODT0

RESET**

PCK7**

PCK7**

RS1 -> CS: SDRAMs D18-D35

RBA0-RBA2 -> BA0-BA2: SDRAMs D0-D35

RA0-RA15 -> A0-A15: SDRAMs D0-D35

RRAS -> RAS: SDRAMs D0-D35

RCAS -> CAS: SDRAMs D0-D35

RWE -> WE: SDRAMs D0-D35

RCKE0 -> CKE0-1: SDRAMs D0-D17

RCKE1 -> CKE0-1: SDRAMs D18-D35

RODT0 -> ODT1: SDRAMs D0-D17

RODT1 -> ODT1: SDRAMs D18-D35

*S0 connects to DCS and S1 command to CRS on a pair of Register, S2 connects to DCS and S0 connect to CRS on another pair of Register.

** RESET, PCK7 and PCK7 connect to all Registers. Other signals connect to one pair of four Registers.

*** A14-15, BA2 have the optional pull down resistors (100K ohms), which is not indicated here.

1:2

R

E

G

I

S

T

E

R

PCK7 -> CK: Register

PCK7 -> CK: Register

PCK0-PCK6, PCK8, PCK9 -> CK: SDRAMs D0-D35

PCK0-PCK6, PCK8, PCK9 -> CK: SDRAMs D0-D35

P

L

L

RST

CK0

CK0

RESET

OE

Register

Register

PARIN

PTYERR

PARIN

PTYERR

Par_In

Err_Out

Serial PD

WP A0 A1 A2

SA0 SA1 SA2

SCL

SDA

100KΩ

0Ω

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D0

DM

DQS

DQS

DQS0

I/O 0

I/O 1

I/O 2

I/O 3

CS

D27

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D9

DM

DQS

DQS

DQ3

DQS9

DQS9

DQ4

DQ5

DQ6

DQ7

DQS1

DQ8

DQ9

DQ10

I/O 0

I/O 1

I/O 2

I/O 3

CS

D19

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D1

DM

DQS

DQS

DQS1

I/O 0

I/O 1

I/O 2

I/O 3

CS

D28

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D10

DM

DQS

DQS

DQ11

DQS10

DQS10

DQ12

DQ13

DQ14

DQ15

DQS2

DQ16

DQ17

DQ18

I/O 0

I/O 1

I/O 2

I/O 3

CS

D20

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D2

DM

DQS

DQS

DQS2

I/O 0

I/O 1

I/O 2

I/O 3

CS

D29

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D11

DM

DQS

DQS

DQ19

DQS11

DQS11

DQ20

DQ21

DQ22

DQ23

DQS3

DQ24

DQ25

DQ26

I/O 0

I/O 1

I/O 2

I/O 3

CS

D21

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D3

DM

DQS

DQS

DQS3

I/O 0

I/O 1

I/O 2

I/O 3

CS

D30

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D12

DM

DQS

DQS

DQ27

DQS12

DQS12

DQ28

DQ29

DQ30

DQ30

DQS8

DQS17

RS0

RS1

DQS4

DQ32

DQ33

DQ34

I/O 0

I/O 1

I/O 2

I/O 3

CS

D22

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D4

DM

DQS

DQS

DQS4

I/O 0

I/O 1

I/O 2

I/O 3

CS

D31

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D13

DM

DQS

DQS

DQ35

DQS13

DQS13

DQ36

DQ37

DQ38

DQ39

DQS5

DQ40

DQ41

DQ42

I/O 0

I/O 1

I/O 2

I/O 3

CS

D23

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D5

DM

DQS

DQS

DQS5

I/O 0

I/O 1

I/O 2

I/O 3

CS

D32

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D14

DM

DQS

DQS

DQ43

DQS14

DQS14

DQ44

DQ45

DQ46

DQ47

DQS6

DQ48

DQ49

DQ50

I/O 0

I/O 1

I/O 2

I/O 3

CS

D24

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D6

DM

DQS

DQS

DQS6

I/O 0

I/O 1

I/O 2

I/O 3

CS

D33

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D15

DM

DQS

DQS

DQ51

DQS15

DQS15

DQ52

DQ53

DQ54

DQ55

DQS7

DQ56

DQ57

DQ58

I/O 0

I/O 1

I/O 2

I/O 3

CS

D25

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D7

DM

DQS

DQS

DQS7

I/O 0

I/O 1

I/O 2

I/O 3

CS

D34

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D16

DM

DQS

DQS

DQ59

DQS16

DQS16

DQ60

DQ61

DQ62

DQ63

Note:

1. DQ-to-I/O wiring may be changed within a nibble.

2. Unless otherwise noted, resistor values are 22 Ohms ± 5%.

3. RS0 and RS1 alternate between the bottom and surface sides of the DIMM.

CB0

CB1

CB2

I/O 0

I/O 1

I/O 2

I/O 3

CS

D26

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D8

DM

DQS

DQS

DQS8

I/O 0

I/O 1

I/O 2

I/O 3

CS

D35

DM

DQS

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS

D17

DM

DQS

DQS

CB3

DQS17

CB4

CB5

CB6

CB7

Signals for Address and Command

Parity Function

o ohm resistor on Err_Out is not populated

for non-parity card.

The resistors on Par_In,A13,A14,A15,BA2

and the signal line of Err_Out refer to the

section:

“Register Options for Unused Address

input”

D0–D35

D0–D35

VREF

SPD

VDD/VDDQ

D0–D35

VDDSPD