HYMD232726B8-M datasheet(3/16 Pages) HYNIX

Part #	HYMD232726B8-M

Description	Unbuffered DDR SDRAM DIMM

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Manufacturer	HYNIX [Hynix Semiconductor]

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3

HYMD232726B(L)8-M/K/H/L

FUNCTIONAL BLOCK DIAGRAM

DQ 0

DQ 1

DQ 2

DQ 3

DQ 4

DQ 5

DQ 6

DQ 7

D0

/CS

DM

DM 0

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S0

DQ 8

DQ 9

DQ 10

DQ 11

DQ 12

DQ 13

DQ 14

DQ 15

D1

/CS

DM

DM 1

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S1

DQ 16

DQ 17

DQ 18

DQ 19

DQ 20

DQ 21

DQ 22

DQ 23

D2

/CS

DM

DM 2

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S2

DQ 24

DQ 25

DQ 26

DQ 27

DQ 28

DQ 29

DQ 30

DQ 31

D3

/CS

DM

DM 3

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S3

D4

CS

DM

DM 4

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ 40

DQ 41

DQ 42

DQ 43

DQ 44

DQ 45

DQ 46

DQ 47

D5

/CS

DM

DM 5

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S5

DQ 48

DQ 49

DQ 50

DQ 51

DQ 52

DQ 53

DQ 54

DQ 55

D6

/CS

DM

DM 6

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S6

DQ 56

DQ 57

DQ 58

DQ 59

DQ 60

DQ 61

DQ 62

DQ 63

D7

/CS

DM

DM 7

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S7

DQ 32

DQ 33

DQ 34

DQ 35

DQ 36

DQ 37

DQ 38

DQ 39

D4

DM

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S4

/C S0

SCL

WP

BA0-BA1

BA0-BA1 : SDRAM s D0 - D8

A0 - A12

A0 - A12 : SDRAM s D0 - D8

/RAS

/RAS : SDRAM s D0 - D8

/CAS

/CAS : SDRAM s D0 - D8

CKE0

CKE : SDRAM s D0 - D8

/W E

/W E : SDRAM s D0 - D8

Serial PD

A0

A1

A2

SA0

SA1

SA2

SDA

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

D8

/CS

DM

DM 8

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S8

Notes:

1. DQ -to-I/O wiring is shown as recom m ended

but m ay be changed

2. DQ /DQ S/DM /CKE/S relationships m ust be

m aintained as shown

3. DQ , DQ S, DM /DQ S resistors : 22O hm s+/-5%

4. VDDID strap connections

(for m em ory device VDD, VDDQ ) :

Strap out :(open) : VDD=VDDQ

Strap In (Vss) : VDD= VDDQ

VDD/VDDQ

.

VDDSPD

VREF

VSS

VDDID

SPD

D0 - D8

=

.

=

.

. =

.

..

Strap:see Note 4

*Clock W iring

Clock Input

SDRAM s

*CK0,/CK0

*CK1,/CK1

*CK2,/CK2

3 SDRAM s

* W ire per clock load ing table/wiring diagram s

DQ 0

DQ 1

DQ 2

DQ 3

DQ 4

DQ 5

DQ 6

DQ 7

D0

/CS

DM

DM 0

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S0

DQ 8

DQ 9

DQ 10

DQ 11

DQ 12

DQ 13

DQ 14

DQ 15

D1

/CS

DM

DM 1

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S1

DQ 16

DQ 17

DQ 18

DQ 19

DQ 20

DQ 21

DQ 22

DQ 23

D2

/CS

DM

DM 2

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S2

DQ 24

DQ 25

DQ 26

DQ 27

DQ 28

DQ 29

DQ 30

DQ 31

D3

/CS

DM

DM 3

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S3

D4

CS

DM

DM 4

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ 40

DQ 41

DQ 42

DQ 43

DQ 44

DQ 45

DQ 46

DQ 47

D5

/CS

DM

DM 5

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S5

DQ 48

DQ 49

DQ 50

DQ 51

DQ 52

DQ 53

DQ 54

DQ 55

D6

/CS

DM

DM 6

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S6

DQ 56

DQ 57

DQ 58

DQ 59

DQ 60

DQ 61

DQ 62

DQ 63

D7

/CS

DM

DM 7

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S7

DQ 32

DQ 33

DQ 34

DQ 35

DQ 36

DQ 37

DQ 38

DQ 39

D4

DM

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S4

/C S0

SCL

WP

BA0-BA1

BA0-BA1 : SDRAM s D0 - D8

A0 - A12

A0 - A12 : SDRAM s D0 - D8

/RAS

/RAS : SDRAM s D0 - D8

/CAS

/CAS : SDRAM s D0 - D8

CKE0

CKE : SDRAM s D0 - D8

/W E

/W E : SDRAM s D0 - D8

Serial PD

A0

A1

A2

SA0

SA1

SA2

SDA

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

D8

/CS

DM

DM 8

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ S

DQ S8

Notes:

1. DQ -to-I/O wiring is shown as recom m ended

but m ay be changed

2. DQ /DQ S/DM /CKE/S relationships m ust be

m aintained as shown

3. DQ , DQ S, DM /DQ S resistors : 22O hm s+/-5%

4. VDDID strap connections

(for m em ory device VDD, VDDQ ) :

Strap out :(open) : VDD=VDDQ

Strap In (Vss) : VDD= VDDQ

Notes:

1. DQ -to-I/O wiring is shown as recom m ended

but m ay be changed

2. DQ /DQ S/DM /CKE/S relationships m ust be

m aintained as shown

3. DQ , DQ S, DM /DQ S resistors : 22O hm s+/-5%

4. VDDID strap connections

(for m em ory device VDD, VDDQ ) :

Strap out :(open) : VDD=VDDQ

Strap In (Vss) : VDD= VDDQ

VDD/VDDQ

.

VDDSPD

VREF

VSS

VDDID

SPD

D0 - D8

=

.

=

.

. =

.

..

Strap:see Note 4

.

VDDSPD

VREF

VSS

VDDID

SPD

D0 - D8

=

.

=

.

. =

.

..

Strap:see Note 4

*Clock W iring

Clock Input

SDRAM s

*CK0,/CK0

*CK1,/CK1

*CK2,/CK2

3 SDRAM s

* W ire per clock load ing table/wiring diagram s

*Clock W iring

Clock Input

SDRAM s

*CK0,/CK0

*CK1,/CK1

*CK2,/CK2

3 SDRAM s

* W ire per clock load ing table/wiring diagram s

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