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TMS320DM641AGNZ5 Datasheet(PDF) 7 Page - Texas Instruments |
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TMS320DM641AGNZ5 Datasheet(HTML) 7 Page - Texas Instruments |
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7 / 179 page  Figures 7 June 2003 − Revised October 2010 SPRS222F List of Figures Figure Page 1−1 Functional Block Diagram 21 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1−2 TMS320C64x CPU (DSP Core) Data Paths 24 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1−3 TMS320DM641/DM640 L2 Architecture Memory Configuration 30 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1−4 DM641/DM640 Pin Map [Quadrant A] 32 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1−5 CPU and Peripheral Signals 36 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1−6 Peripheral Signals 37 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1−7 TMS320DM64x DSP Device Nomenclature (Including the DM641 and DM640 Devices) 66 . . . . . . . . . . 2−1 Peripheral Configuration Register (PERCFG) [Address Location: 0x01B3F000 − 0x01B3F003] 70 . . . . 2−2 VP1, VP0, McBSP1, and McBSP0 Pin Muxing 71 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2−3 Peripheral Enable/Disable Flow Diagram 72 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2−4 PCFGLOCK Register Diagram [Address Location: 0x01B3 F018] − Read/Write Accesses 73 . . . . . . . . 2−5 Device Status Register (DEVSTAT) Description − 0x01B3 F004 74 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2−6 Configuration Example A for DM641 (2 8-Bit Video Ports + 1 McASP0 + VIC + I2C0 + EMIF) 78 . . . . . 2−7 Configuration Example B for DM641 (1 McASP0 + 2 McBSPs + VIC + I2C0 + EMIF) 79 . . . . . . . . . . . . . 2−8 Configuration Example A for DM640 (1 8-Bit Video Port + 1 McASP0 + VIC + I2C0 + EMIF) 80 . . . . . . 2−9 Configuration Example B for DM640 (1 McASP0 + 2 McBSPs + VIC + I2C0 + EMIF) 81 . . . . . . . . . . . . . 4−1 Test Load Circuit for AC Timing Measurements 84 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−2 Input and Output Voltage Reference Levels for AC Timing Measurements 84 . . . . . . . . . . . . . . . . . . . . . . 4−3 Rise and Fall Transition Time Voltage Reference Levels 84 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−4 AC Transient Specification Rise Time 85 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−5 AC Transient Specification Fall Time 85 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−6 Board-Level Input/Output Timings 86 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−7 Schottky Diode Diagram 87 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−8 Power-Down Mode Logic 88 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−9 PWRD Field of the CSR Register 89 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−10 External/NMI Interrupt Timing 96 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−11 Reset Timing 98 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−12 External PLL Circuitry for Either PLL Multiply Modes or x1 (Bypass) Mode 100 . . . . . . . . . . . . . . . . . . . . . 4−13 CLKIN Timing 102 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−14 CLKOUT4 Timing 102 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−15 CLKOUT6 Timing 103 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−16 AECLKIN Timing for EMIFA 103 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−17 AECLKOUT1 Timing for the EMIFA Module 104 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−18 AECLKOUT2 Timing for the EMIFA Module 104 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−19 Asynchronous Memory Read Timing for EMIFA 107 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−20 Asynchronous Memory Write Timing for EMIFA 108 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4−21 Programmable Synchronous Interface Read Timing for EMIFA (With Read Latency = 2) 110 . . . . . . . . . |
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