|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||| ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||| |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||

|||||||||||||||||

2016-01-0029

PT0565-1

02/15/16

5

PI4IOE5V9537

4-bit I

low power I/O port with interrupt and reset

Dynamic Characteristics

Table 3: Dynamic characteristics

Symbol

Parameter

Test

Conditions

Standard

mode I

Fast mode

I

Fast mode

Plus I

Unit

Min

Max

Min

Max

Min

Max

SCL clock frequency

0

100

0

400

0

1000

kHz

bus free time between a STOP

and START condition

4.7

-

1.3

-

0.5

-

μs

hold time (repeated) START

condition

4.0

-

0.6

-

0.26

-

μs

set-up time for a repeated

START condition

4.7

-

0.6

-

0.26

-

μs

set-up time for STOP condition

4.0

-

0.6

-

0.26

-

μs

[1]

data valid acknowledge time

-

3.45

-

0.9

-

0.45

μs

[2]

data hold time

0

-

0

-

0

-

ns

data valid time

-

3.45

-

0.9

-

0.45

us

data set-up time

250

-

100

-

50

-

ns

LOW period of the SCL clock

4.7

-

1.3

-

0.5

-

μs

HIGH period of the SCL clock

4.0

-

0.6

-

0.26

-

μs

fall time of both SDA and SCL

signals

-

300

-

300

-

120

ns

rise time of both SDA and SCL

signals

-

1000

-

300

-

120

ns

pulse width of spikes that must

be

suppressed by the input filter

-

50

-

50

50

ns

Port timing

Data output valid time

[3]

-

200

-

200

-

200

ns

Data input set-up time

100

-

100

-

100

-

ns

Data input hold time

1

-

1

-

1

-

μs

Interrupt timing

-

4

-

4

-

4

μs

-

4

-

4

-

4

μs