TMX320VC5501PGF300 datasheet(8/193 Pages) TI

Part #	TMX320VC5501PGF300

Description	TMS320VC5501 Fixed-Point Digital Signal Processor

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Figures

8

December 2002 − Revised November 2004

SPRS206H

List of Figures

Figure

Page

2−1

201-Terminal GZZ and ZZZ Ball Grid Array (Bottom View)

17

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2−2

176-Pin PGF Low-Profile Quad Flatpack (Top View)

19

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−1

TMS320VC5501 Functional Block Diagram

38

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−2

TMS320VC5501 Memory Map

41

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−3

External Bus Selection Register Layout (0x6C00)

46

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−4

Configuration Example A (GPIO6 = 1 at Reset)

48

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−5

Configuration Example B (GPIO6 = 0 at Reset)

49

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−6

Timer Interrupts

51

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3−7

Timer Pins

52

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3−8

Timer Signal Selection Register Layout (0x8000)

53

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−9

UART Functional Block Diagram

55

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−10

I2C Module Block Diagram

56

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3−11

DMA Channel 0 Control Register Layout (0x0C01)

58

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−12

System Clock Generator

60

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−13

Internal System Oscillator With External Crystal

61

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−14

Clock Generator Registers

64

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−15

PLL Control/Status Register Layout (0x1C80)

66

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−16

PLL Multiplier Control Register Layout (0x1C88)

68

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−17

PLL Divider 0 Register Layout (0x1C8A)

69

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−18

PLL Divider 1 Register Layout (0x1C8C)

70

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−19

PLL Divider 2 Register Layout (0x1C8E)

70

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−20

PLL Divider 3 Register Layout (0x1C90)

71

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−21

Oscillator Divider1 Register Layout (0x1C92)

72

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−22

Oscillator Wakeup Control Register Layout (0x1C98)

73

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−23

CLKOUT3 Select Register Layout (0x1C82)

74

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−24

CLKOUT Selection Register Layout (0x8400)

74

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−25

Clock Mode Control Register Layout (0x8C00)

75

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−26

IDLE Configuration Register Layout (0x0001)

85

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−27

IDLE Status Register Layout (0x0002)

87

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−28

Peripheral IDLE Control Register Layout (0x9400)

88

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−29

Peripheral IDLE Status Register Layout (0x9401)

90

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−30

Master IDLE Control Register Layout (0x9402)

91

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−31

Master IDLE Status Register Layout (0x9403)

92

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−32

GPIO Direction Register Layout (0x3400)

93

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−33

GPIO Data Register Layout (0x3401)

93

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−34

Parallel GPIO Enable Register 0 Layout (0x4400)

95

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−35

Parallel GPIO Direction Register 0 Layout (0x4401)

95

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3−36

Parallel GPIO Data Register 0 Layout (0x4402)

96

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