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TMS320VC5470 Datasheet(PDF) 7 Page - Texas Instruments |
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TMS320VC5470 Datasheet(HTML) 7 Page - Texas Instruments |
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7 / 93 page  Figures vii December 2001 – Revised December 2002 SPRS017B List of Figures Figure Page 2–1 5470 Functional Block Diagram 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–2 257-Ball GHK Package (Bottom View) 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–1 5470 DSP Subsystem Functional Block Diagram 11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–2 Memory Map for DSP Accesses (DSP_APIBN = 1 or ABMDIS = 1) 13 . . . . . . . . . . . . . . . . . . . . . . . . . 3–3 API Boot Mode Memory Map for DSP Accesses (DSP_APIBN = 0 and ABMDIS = 0) 14 . . . . . . . . . . 3–4 DSP Extended Program Memory Map 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–5 Bank-Switching Control Register (BSCR) 18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–6 Pin Control Register (PCR) 21 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–7 IFR and IMR Registers 27 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–1 5470 MCU Subsystem Functional Block Diagram 28 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–2 Clock Management Module 39 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–1 3.3-V Test Load Circuit 46 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–2 External Divide-by-Two Clock Timing 47 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–3 External Multiply-by-One Clock Timing 48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–4 Memory Read 50 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–5 Memory Write 52 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–6 Parallel I/O Port Read 53 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–7 Parallel I/O Port Write 54 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–8 Memory Read With Externally Generated Wait-States 55 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–9 Memory Write With Externally Generated Wait-States 56 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–10 I/O Read With Externally Generated Wait-States 56 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–11 I/O Write With Externally Generated Wait-States 57 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–12 Interrupt Timing 58 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–13 DSP_IAQ and DSP_IACK Timings 59 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–14 DSP_XF Timing 60 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–15 DSP_TOUT Timing 60 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–16 McBSP Receive Timings 63 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–17 McBSP Transmit Timings 63 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–18 McBSP General-Purpose I/O Timings 64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–19 McBSP Timing as SPI Master or Slave: CLKSTP = 10b, CLKXP = 0 65 . . . . . . . . . . . . . . . . . . . . . . . . 6–20 McBSP Timing as SPI Master or Slave: CLKSTP = 11b, CLKXP = 0 66 . . . . . . . . . . . . . . . . . . . . . . . . 6–21 McBSP Timing as SPI Master or Slave: CLKSTP = 10b, CLKXP = 1 67 . . . . . . . . . . . . . . . . . . . . . . . . 6–22 McBSP Timing as SPI Master or Slave: CLKSTP = 11b, CLKXP = 1 68 . . . . . . . . . . . . . . . . . . . . . . . . 6–23 SDRAM Read Command (CAS Latency 3) 69 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–24 SDRAM Write Command 70 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–25 SDRAM Active Command 70 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–26 SDRAM Precharge Command 71 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–27 SDRAM Deactivate Command 71 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . |
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