11

http://www.national.com/JPN/

AC

タイミング図

タイミング図

タイミング図

C

─セットアップ / ホールド・タイム ( 内部データ・サンプリング長 ) は Rspos ( レシーバ入力ストローブ・ポジション ) min と max により定義されます。

Tppos

─トランスミッタ出力パルス・ポジション (minと max)

RSKM

≧ケーブル・スキュー＋ソース・クロック・ジッタ ( 連続する 2 クロック間 ) (Note 7) ＋ ISI ( 伝送波形干渉 ) (Note 8)

ケーブル・スキュー─通常 10 ∼ 40ps/300mm、ケーブルにより異なります。

Note 7:

ジッタは 85MHz で 150ps 以下。

Note 8:

ISI

は内部配線によります。

FIGURE 16. Receiver LVDS Input Skew Margin

DS90CR287 MTD56 (TSSOP)

パッケージ端子説明−チャネル・リンク・トランスミッタ

パッケージ端子説明−チャネル・リンク・トランスミッタ

パッケージ端子説明−チャネル・リンク・トランスミッタ

パッケージ端子説明−チャネル・リンク・トランスミッタ

DS90CR287 SLC64A (FBGA)

パッケージ端子要約−チャネル・リンク・トランスミッタ

パッケージ端子要約−チャネル・リンク・トランスミッタ

パッケージ端子要約−チャネル・リンク・トランスミッタ

パッケージ端子要約−チャネル・リンク・トランスミッタ

端子名

端子名

端子名

端子名

I/O

No.

説明

説明

説明

説明

TxIN

I

28

TTL

レベル入力。

TxOUT

＋

O4

正の LVDS 差動データ出力

TxOUT

−

O4

負の LVDS 差動データ出力

TxCLK IN

I

1

TTL

レベルのクロック入力。立ち上がりエッジがデータ取り込みに使用されます。端子名は TxCLK

IN

です。「アプリケーション情報」を参照して下さい。

TxCLK OUT

＋

O1

正の LVDS 差動クロック出力

TxCLK OUT

−

O1

負の LVDS 差動クロック出力

PWR DOWN

I1

TTL

レベル入力。入力が Low にアサートされると、出力は TRI-STATE になり、パワー・ダウン時に

低電流となります。「アプリケーション情報」を参照して下さい。

I4

TTL

入力用の電源ピン

GND

I

5

TTL

入力用のグラウンド・ピン

I1

PLL

用の電源ピン

PLL GND

I

2

PLL

用のグラウンド・ピン

I

1

LVDS

出力用の電源ピン

LVDS GND

I

3

LVDS

出力用のグラウンド・ピン

端子名

端子名

端子名

端子名

I/O

No.

説明

説明

説明

説明

TxIN

I

28

TTL

レベル入力。

TxOUT

＋

O4

正の LVDS 差動データ出力

TxOUT

−

O4

負の LVDS 差動データ出力

TxCLK IN

I1

TTL

レベルのクロック入力。 立ち上がりエッジがデータ取り込みに使用されます。 端子名は TxCLK

IN

です。「アプリケーション情報」を参照して下さい。

TxCLK OUT

＋

O1

正の LVDS 差動クロック出力

TxCLK OUT

−

O1

負の LVDS 差動クロック出力

PWR DOWN

I1

TTL

レベル入力。 入力が Low にアサートされると、出力は TRI-STATE になり、パワー・ダウン時

に低電流となります。「アプリケーション情報」を参照して下さい。

I

4

TTL

入力用の電源ピン

GND

I

5

TTL

入力用のグラウンド・ピン