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CS5530A Datasheet(PDF) 7 Page - Advanced Micro Devices |
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7 / 259 page  AMD Geode™ CS5530A Companion Device Data Book 7 List of Tables Revision 1.1 List of Tables Table 3-1. Pin Type Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 Table 3-2. 352 PBGA Pin Assignments - Sorted by Pin Number . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 Table 3-3. 352 PBGA Pin Assignments - Sorted Alphabetically by Signal Name . . . . . . . . . . . . . . . . . . 25 Table 4-1. GX1 Processor Serial Packet Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50 Table 4-2. PCI Command Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 Table 4-3. PCI Command Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52 Table 4-4. Subtractive Decoding Related Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52 Table 4-5. PERR#/SERR# Associated Register Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 Table 4-6. PCI Interrupt Steering Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 Table 4-7. Delay Transaction Programming Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54 Table 4-8. ISACLK Divider Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Table 4-9. DCLK Configuration Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 Table 4-10. F4BAR+Memory Offset 24h[22:12] Decode (Value of “N”) . . . . . . . . . . . . . . . . . . . . . . . . . . 59 Table 4-11. Base Address Register (F1BAR) for SMI Status and ACPI Timer Support . . . . . . . . . . . . . . 60 Table 4-12. Suspend Configuration Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Table 4-13. Clock Stop Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Table 4-14. Suspend Modulation Related Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64 Table 4-15. Power Management Shadow Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 Table 4-16. APM Support Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67 Table 4-17. Power Management Global Enabling Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68 Table 4-18. Keyboard/Mouse Idle Timer and Trap Related Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 68 Table 4-19. Parallel/Serial Idle Timer and Trap Related Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 Table 4-20. Floppy Disk Idle Timer and Trap Related Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70 Table 4-21. Primary Hard Disk Idle Timer and Trap Related Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 71 Table 4-22. Secondary Hard Disk Idle Timer and Trap Related Registers . . . . . . . . . . . . . . . . . . . . . . . . 72 Table 4-23. User Defined Device 1 (UDEF1) Idle Timer and Trap Related Registers . . . . . . . . . . . . . . . 73 Table 4-24. User Defined Device 2 (UDEF2) Idle Timer and Trap Related Registers . . . . . . . . . . . . . . . 74 Table 4-25. User Defined Device 3 (UDEF3) Idle Timer and Trap Related Registers . . . . . . . . . . . . . . . 75 Table 4-26. Video Idle Timer and Trap Related Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76 Table 4-27. VGA Timer Related Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76 Table 4-28. General Purpose Timers and Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77 Table 4-29. ACPI Timer Related Registers/Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79 Table 4-30. V-ACPI I/O Register Space Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79 Table 4-31. GPIO Pin Function Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 Table 4-32. GPIO Pin Configuration/Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80 Table 4-33. Top Level SMI Status Register (Read to Clear) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Table 4-34. Second Level Pwr Mgmnt SMI Status Reporting Registers (Read to Clear) . . . . . . . . . . . . . 85 Table 4-35. Device Power Management Programming Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88 Table 4-36. Cycle Configuration Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89 Table 4-37. Signal Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92 Table 4-38. I/O Recovery Programming Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94 Table 4-39. ROM Interface Related Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96 Table 4-40. DMA Shadow Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 Table 4-41. PIT Control and I/O Port 061h Associated Register Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 Table 4-42. PIT Shadow Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 |
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