BL1302A67 datasheet(9/15 Pages) BELLING

Part #	BL1302A67

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1/t

PM

主时钟频率

MCLK

X 和 MCLKR

(取决于

BCLK

R/CLKSEL 脚的输入)

1.536

1.544

2.048

MHz

t

RM

主时钟上升时间

MCLKx 和 MCLK

R

50

ns

t

FM

主时钟下降时间

MCLKx 和 MCLK

R

50

ns

t

PB

位时钟周期

485

488

15725 ns

t

RB

位时钟上升时间

BLCKx 和 BCLK

R

50

ns

t

FB

位时钟下降时间

BLCKx 和 BCLK

R

50

ns

t

WMH

主时钟高电平宽度

BLCKx 和 BCLK

R

160

t

WML

主时钟低电平宽度

MCLKx 和 BCLK

R

160

ns

t

SBFM

从 BCLKx 上沿到 MCLKx 下降沿

的建立时间

100

ns

t

SFFM

从 FSx 上沿到 MCLKx 下降沿的

建立时间

仅对长帧

100

ns

t

WBH

位时钟高电平宽度

160

ns

t

WBL

位时钟低电平宽度

160

ns

t

HBFL

位时钟下沿到帧同步脉冲下沿

保持时间

仅对长帧

0

ns

t

HBFS

从位时钟上沿到帧同步脉冲上

沿的保持时间

仅对短帧

0

ns

t

SFB

从帧同步到位时钟下沿的保持时间仅对长帧

80

ns

t

DBD

BCLKx 的上沿到有效数据之间

的延时

负载=150PF 加二个

LSTTL 负载

0

140

ns

t

DBTS

到 TS

X 输出低电平的延时

负载=150pF 加二个 LSTTL 负载

0

140

ns

t

DZC

从 BCLKx 下沿到输出数据被禁

止的延时

C

L=0pF 到 150pF

50

165

ns

t

DZF

从 FSx 或 BCLKx(以后来为准)到

有效数据之间的延时时间

C

L=0pF 到 150pF

20

165

ns

t

SDB

从 D

R 有效到 BCLKR/x 下沿的建

立时间

50

ns

t

HBD

从 BCLK

R/x 下沿到 DR 无效的

保持时间

50

ns

t

SF

从 FSx/

R 到 BCLKx/R

下沿的建立时间短帧同步脉冲(1 位时钟周期长) 50

ns

t

HF

从 BCLKx/

R 下沿到 FSx/R 下沿的

保持时间

短帧同步脉冲(1 位时钟周期长) 100

ns

t

HBFI

从位时钟第三周期的下沿到帧

同步的建立时间

长帧同步脉冲(3～8 位时钟周期

长)

100

ns

t

WFL

帧同步脉冲的最小低电平宽度

64Kb/s 的工作模式

160

ns

短帧定时图

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Manufacturer	Part #	Datasheet	Description
SHANGHAI BELLING CO., L...	BL1302A57	731Kb / 12P	BL1302A57
SHANGHAI BELLING CO., L...	BL1302A57S	731Kb / 12P	BL1302A57

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