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DAC1658Q1G5NAGA Datasheet(HTML) 99 Page - Integrated Device Technology

Part No. DAC1658Q1G5NAGA
Description  Quad 16-bit DAC: 10 Gbps JESD204B interface: up to 1.50
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DAC1658Q1G5NAGA Datasheet(HTML) 99 Page - Integrated Device Technology

 
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DAC1653Q/DAC1658Q
© IDT 2013. All rights reserved.
Advance data sheet
Rev. 1.03 — 13 May 2013
99 of 101
continued >>
Integrated Device Technology
DAC1653Q/DAC1658Q
Quad 16-bit DAC: 10 Gbps JESD204B interface; up to 1.50 Gsps
17. Contents
1
General description . . . . . . . . . . . . . . . . . . . . . . 1
2
Features and benefits . . . . . . . . . . . . . . . . . . . . 2
3
Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
4
Ordering information . . . . . . . . . . . . . . . . . . . . . 3
5
Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . 4
6
Pinning information . . . . . . . . . . . . . . . . . . . . . . 5
6.1
Pinning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
6.2
Pin description . . . . . . . . . . . . . . . . . . . . . . . . . 5
7
Limiting values. . . . . . . . . . . . . . . . . . . . . . . . . . 8
8
Thermal characteristics. . . . . . . . . . . . . . . . . . . 8
9
Static characteristics. . . . . . . . . . . . . . . . . . . . . 9
9.1
Common characteristics . . . . . . . . . . . . . . . . . . 9
9.2
Specific characteristics . . . . . . . . . . . . . . . . . . 12
10
Dynamic characteristics . . . . . . . . . . . . . . . . . 15
11
Application information. . . . . . . . . . . . . . . . . . 23
11.1
General description. . . . . . . . . . . . . . . . . . . . . 23
11.2
Device operation. . . . . . . . . . . . . . . . . . . . . . . 26
11.2.1
SPI configuration block . . . . . . . . . . . . . . . . . . 27
11.2.1.1
Protocol description . . . . . . . . . . . . . . . . . . . . 27
11.2.1.2
SPI controller configuration. . . . . . . . . . . . . . . 28
11.2.1.3
Double buffering and Transfer mode . . . . . . . 29
11.2.1.4
Device description . . . . . . . . . . . . . . . . . . . . . 30
11.2.1.5
SPI timing description . . . . . . . . . . . . . . . . . . . 30
11.2.2
Main device configuration . . . . . . . . . . . . . . . . 31
11.2.3
Interface DAC DSP block . . . . . . . . . . . . . . . . 32
11.2.3.1
Input data format. . . . . . . . . . . . . . . . . . . . . . . 32
11.2.3.2
Finite Impulse Response (FIR) filters . . . . . . . 32
11.2.3.3
Single SideBand Modulator (SSBM). . . . . . . . 35
11.2.3.4
40-bit NCO . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
11.2.3.5
NCO low power. . . . . . . . . . . . . . . . . . . . . . . . 37
11.2.3.6
Inverse sinx / x. . . . . . . . . . . . . . . . . . . . . . . . 37
11.2.3.7
Minus 3dB. . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
11.2.3.8
Phase correction. . . . . . . . . . . . . . . . . . . . . . . 38
11.2.3.9
Digital gain . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
11.2.3.10 Auto-mute . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
11.2.3.11 Digital offset adjustment . . . . . . . . . . . . . . . . . 46
11.2.4
Signal detectors . . . . . . . . . . . . . . . . . . . . . . . 47
11.2.4.1
Level detector . . . . . . . . . . . . . . . . . . . . . . . . . 47
11.2.4.2
Signal Power Detector (SPD) . . . . . . . . . . . . . 48
11.2.4.3
IQ Range (IQR). . . . . . . . . . . . . . . . . . . . . . . . 48
11.2.5
Analog core of the dual DAC . . . . . . . . . . . . . 49
11.2.5.1
Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
11.3
Analog quad DAC core . . . . . . . . . . . . . . . . . . 52
11.3.1
Regulation. . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
11.3.2
Full-scale current adjustment . . . . . . . . . . . . . 53
11.4
Analog output . . . . . . . . . . . . . . . . . . . . . . . . . 53
11.4.1
DAC1658Q: High common-mode output voltage.
53
11.4.2
DAC1653Q: Low common-mode output voltage .
54
11.5
Temperature sensor . . . . . . . . . . . . . . . . . . . . 55
11.6
Multiple Devices Synchronization (MDS);
JESD204B subclass I. . . . . . . . . . . . . . . . . . . 56
11.6.1
Non-deterministic latency of a system . . . . . . 56
11.6.2
JESD204B system clocks . . . . . . . . . . . . . . . 56
11.6.3
SYSREF clock . . . . . . . . . . . . . . . . . . . . . . . . 58
11.6.4
MDS implementation . . . . . . . . . . . . . . . . . . . 61
11.6.4.1
Capturing the SYSREF signal . . . . . . . . . . . . 61
11.6.4.2 Aligning the LMFCs and the data . . . . . . . . . . 63
11.6.4.3
Monitoring the MDS process . . . . . . . . . . . . . 66
11.6.4.4 Adding adjustment offset . . . . . . . . . . . . . . . . 66
11.6.4.5
Selecting the SYSREF input port . . . . . . . . . . 66
11.7
Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
11.7.1
Events monitored . . . . . . . . . . . . . . . . . . . . . . 67
11.7.2
Enabling interrupts . . . . . . . . . . . . . . . . . . . . . 68
11.7.3
Digital Lane Processing (DLP) interrupt controller
68
11.7.4
JESD204B physical and logical lanes . . . . . . 71
11.7.5
RX Digital Lane Processing (DLP) . . . . . . . . 73
11.7.5.1
Lane polarity. . . . . . . . . . . . . . . . . . . . . . . . . . 73
11.7.5.2
Lane clocking edge . . . . . . . . . . . . . . . . . . . . 73
11.7.5.3
Scrambling . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
11.7.5.4
Lane swapping and selection. . . . . . . . . . . . . 74
11.7.5.5
Word locking and Code Group Synchronization
(CGS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
11.7.5.6
SYNC configuration . . . . . . . . . . . . . . . . . . . . 77
11.7.5.7
Inter-lane alignment . . . . . . . . . . . . . . . . . . . . 78
11.7.5.8
Character replacement. . . . . . . . . . . . . . . . . . 79
11.7.5.9
Sample assembly. . . . . . . . . . . . . . . . . . . . . . 79
11.7.5.10 Resynchronization over links . . . . . . . . . . . . 80
11.7.5.11 Symbols detection monitoring and error handling
80
11.7.6
Monitoring and test modes. . . . . . . . . . . . . . . 81
11.7.6.1
Flag counters . . . . . . . . . . . . . . . . . . . . . . . . . 81
11.7.6.2
Sample Error Rate (SER). . . . . . . . . . . . . . . . 82
11.7.6.3
JTSPAT test . . . . . . . . . . . . . . . . . . . . . . . . . . 82
11.7.6.4
DLP strobe . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
11.7.7
IO-mux . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
11.7.8
DLP latency . . . . . . . . . . . . . . . . . . . . . . . . . . 84
11.8
JESD204B PHY receiver . . . . . . . . . . . . . . . . 85
11.8.1
Lane input . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
11.8.2
Equalizer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
11.8.3
Deserializer . . . . . . . . . . . . . . . . . . . . . . . . . . 87
11.8.4
PHY test mode . . . . . . . . . . . . . . . . . . . . . . . . 87


Html Pages

1  2  3  4  5  6  7  8  9  10  11  12  13  14  15  16  17  18  19  20  21  22  23  24  25  26  27  28  29  30  31  32  33  34  35  36  37  38  39  40  41  42  43  44  45  46  47  48  49  50  51  52  53  54  55  56  57  58  59  60  61  62  63  64  65  66  67  68  69  70  71  72  73  74  75  76  77  78  79  80  81  82  83  84  85  86  87  88  89  90  91  92  93  94  95  96  97  98  99  100   ...More


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